Scaling
“縮小”與“擴(kuò)展”這兩個(gè)詞在半導(dǎo)體領(lǐng)域非常常見。或許你曾看到過關(guān)于晶體管縮小的行業(yè)新聞，描述這些近乎納米級(jí)的元器件如何變得更小，甚至降到原子級(jí)尺寸。又或許，你曾聽人提及存儲(chǔ)容量的擴(kuò)展，讓我們鐘愛的移動(dòng)設(shè)備能保存更多高清視頻。無論何種情形，“縮小與擴(kuò)展”幾乎總是等同于半導(dǎo)體行業(yè)的進(jìn)步和發(fā)展。
這個(gè)過程是通過縮小器件體積，向三維空間擴(kuò)展，以及引入新材料和創(chuàng)新架構(gòu)來實(shí)現(xiàn)的，這些技術(shù)進(jìn)步造就了我們今天生活的數(shù)字時(shí)代。多年來，“縮小與擴(kuò)展”推動(dòng)了設(shè)備的發(fā)展，顯著地改變了我們?nèi)粘Ｉ畹姆椒矫婷妫尨罅繑?shù)字信息觸手可及。
晶體管 –> 小
Transistor Scaling
業(yè)界對(duì)半導(dǎo)體尺寸縮小的現(xiàn)象有個(gè)非常著名的描述：摩爾定律。摩爾定律原本是一種經(jīng)濟(jì)學(xué)的觀測，預(yù)測芯片元器件密度將每兩年翻一番。光刻和等離子刻蝕能夠在晶圓表面定義圖案，并將其轉(zhuǎn)移到底層材料中，幾十年來，業(yè)界通過這兩種工藝的進(jìn)步，縮小了關(guān)鍵元件的尺寸，確保行業(yè)的發(fā)展符合摩爾定律的描述。特征尺寸(Critical Dimension)往往指晶體管柵極長度尺寸，例如，0.5 µm的技術(shù)節(jié)點(diǎn)對(duì)應(yīng)了0.5 µm柵極長度的晶體管。多年來，技術(shù)節(jié)點(diǎn)的定義已延伸，如今更多指代某一代(generation)半導(dǎo)體，而不是某一種特征尺寸的度量。盡管技術(shù)節(jié)點(diǎn)的定義有所變化，不變的是，我們對(duì)技術(shù)節(jié)點(diǎn)發(fā)展的期待——這將帶來器件性能與功率效率的提升以及制造成本的降低。
當(dāng)技術(shù)節(jié)點(diǎn)發(fā)展至20 nm左右，高性能晶體管的進(jìn)一步縮小開始受限。在不引發(fā)其他問題的情況下，行業(yè)無法實(shí)現(xiàn)平面晶體管的橫向縮小，這也使工程師們開始將目光投向其他的晶體管設(shè)計(jì)。三維finFET(鰭型FET)的幾何結(jié)構(gòu)能使主要的晶體管元器件高于硅晶圓表面，就像長在兩側(cè)的魚鰭一樣。這種結(jié)構(gòu)能在不縮減晶體管通道容量的同時(shí)縮小器件體積。finFET的發(fā)展縮小了橫向尺寸，以增加單元器件密度，并通過增加“鰭”的高度提升器件性能。
為了讓晶體管進(jìn)一步縮小，制造更高性能、更低功耗及更低成本的器件，工程師們將硅與鍺合鑄成合金，但要使finFET技術(shù)突破5nm節(jié)點(diǎn)，可能還需添加新材料才能實(shí)現(xiàn)。此外，堆疊納米薄片和納米線等全新架構(gòu)也可能是解決晶體管尺寸問題的方案。但幾乎可以肯定的是，這些結(jié)構(gòu)的生產(chǎn)制造將會(huì)更多地應(yīng)用原子層沉積和刻蝕工藝來減小尺寸。
互連金屬線 –> 小
Interconnect Scaling
由于晶體管尺寸縮減，在多層互連堆疊的整個(gè)高層架構(gòu)中用來連接各晶體管的金屬線也必須縮小尺寸。經(jīng)過幾代半導(dǎo)體器件的發(fā)展，這些區(qū)域互連變得越來越窄、越來越緊密，以至于現(xiàn)在常用的銅互連想要實(shí)現(xiàn)進(jìn)一步的尺寸縮小已困難重重。例如，線寬或線高的進(jìn)一步縮減將會(huì)大幅增加導(dǎo)線電阻。目前，包覆互連金屬線的阻擋層和襯墊層的電阻率相對(duì)較高，所需空間較大，制造商期望通過將新型材料應(yīng)用于阻擋層或襯墊層來縮減該空間。另一種方法是用其他不需要阻擋層的金屬替代銅或摻入銅中形成合金。
存儲(chǔ)器容量 –> 大
Memory Scaling
不同于常見的存儲(chǔ)結(jié)構(gòu)，3D NAND存儲(chǔ)容量的增長采用了增加縱向?qū)訑?shù)的方法。在3D NAND存儲(chǔ)結(jié)構(gòu)中，單元密度直接隨堆疊層數(shù)增加而增長。早期的3D NAND結(jié)構(gòu)由24層(每層包括一對(duì)氧化物和氮化物層)構(gòu)成，如今，96層結(jié)構(gòu)已量產(chǎn)，更高層堆疊也即將被實(shí)現(xiàn)。3D NAND結(jié)構(gòu)中的每一層必須高度均勻、平滑，并能有效附著下一層。隨著層數(shù)增加，這些挑戰(zhàn)變得愈趨困難。
增加層數(shù)可以實(shí)現(xiàn)3D NAND容量的持續(xù)增長，但也會(huì)使高深寬比存儲(chǔ)孔刻蝕、階梯定義和字線鎢填充等這些后續(xù)處理步驟愈發(fā)復(fù)雜。不斷變長的通道將最終受限于電子遷移率，影響器件性能。目前，工程師正在著力確保關(guān)鍵的沉積和刻蝕工藝可支持未來的存儲(chǔ)器制造。
結(jié)論
Conclusion
芯片可以說是目前為止人類設(shè)計(jì)與制造出的最復(fù)雜的元器件，是長達(dá)數(shù)十年半導(dǎo)體的“縮小與擴(kuò)展”的直接成果。橫向縮小和縱向擴(kuò)展器件帶來的性能與成本優(yōu)化需要半導(dǎo)體制造設(shè)備的重大進(jìn)步，以及設(shè)備供應(yīng)商和芯片制造商之間的緊密合作。
半導(dǎo)體的“縮小與擴(kuò)展”改變了我們工作、娛樂、交通和通信的方式，我們期待，創(chuàng)新的步伐能沿著“延續(xù)摩爾定律”(More Moore)的方向繼續(xù)下去。此外，將不同技術(shù)集成到多種架構(gòu)和系統(tǒng)中的“超摩爾定律”(More than Moore)則為半導(dǎo)體行業(yè)的發(fā)展鋪就了另一條道路。我們需要更快、更強(qiáng)大、更豐富的功能來推動(dòng)世界變得更加智能和互連，而這些功能將通過“延續(xù)摩爾定律”(More Moore)和“超摩爾定律”(More than Moore)來實(shí)現(xiàn)。
